Vs Binary Options Decimal Codificado En Binario

Binario a decimal codificado en binario y decimal codificado en binario a la conversión binaria en una unidad central de procesamiento VLSI de EE. UU. 5.251.321 Un binario-decimal codificado en binario (DTB) y binario a decimal codificado en binario (BTD) las instrucciones son ejecutadas por una dirección y ejecución (AX ) de chips, un chip de numeración decimal (DN), y una memoria caché. Para una instrucción de DTB, el chip DN recibe el operando que se convierte de la caché, guarda el signo, y lo almacena en un registro de conversión. Cuando se convierte un poco, una Listo para enviar la señal se envía en un autobús COMFROM con una Listo para recibir el mando en un autobús COMTO hace que el chip de AX para aceptar la broca y el chip DN para generar el siguiente bit hasta que el operando resultante se produce. Si el operando para ser convertido es negativo, el chip DN invierte cada bit que queda después de la primera 1 para obtener un resultado de complemento a dos. El resultado en ambos casos, se envía a la memoria caché. Para una instrucción BTD, el chip AX recibe el operando para ser convertido de la memoria caché, envíe el bit de signo al chip DN y luego los bits del operando cuando el Listo para enviar y listo para Listo para recibir señales son producida. El operando resultante se envía al registro de conversión. Si el operando es negativo, todos los bits se invierten, y se añade un uno para producir la resultante de dos en dos notación de complemento. 1. Una unidad de procesamiento central (CPU) que comprende: un (DN) unidad decimal numérico para ejecutar instrucciones numéricas decimales un punto (FP) nit flotante para ejecutar instrucciones de coma flotante una unidad de memoria caché para almacenar instrucciones y operandos que consisten en una pluralidad de bits en ubicaciones direccionables una unidad de reloj para producir pulsos de reloj para las unidades de la CPU y una ejecución de la unidad (AX) que incluye medios para producir direcciones dirección y, y señales de control requeridas por las unidades de CPU para ejecutar una instrucción, cada uno de dichos DN, FP unidades, y AX están aplicando en una sola escala muy grande integrado (VLSI) bus de chip significa la interconexión de las unidades de la CPU para la transmisión de señales que representan instrucciones, operandos, los pulsos de reloj, y señales de control entre dichas unidades de dicha unidad de AX que incluye medios para ir a buscar una instrucción de la unidad de caché, medios para descodificar dicha instrucción, en adelante la instrucción en ejecución, para producir señales de control para controlar el funcionamiento de las unidades de la CPU en la ejecución de la instrucción en ejecución, dicha unidad AX incluye además medios para transmitir a través de los medios de autobús señales de control requeridos por las unidades de la CPU para ejecutar la instrucción en ejecución, y los medios de registro de conversión de AX para almacenar temporalmente los bits de un operando dicha unidad DN que incluye medios para almacenar señales de control recibidas desde la unidad de AX sobre los medios de bus, la conversión DN medios de registro para almacenar temporalmente los bits de un operando, y decimal codificado en binario a la conversión binaria medios para convertir un operando decimal binario dado codificado almacenado en dicha DN dispositivo de registro de la conversión de la unidad DN a un operando binario resultante a una velocidad de un bit por pulso de reloj, tanto el dado y los operandos resultante que tiene el mismo valor numérico de los medios para la decodificación de una instrucción de la unidad de AX en respuesta a la recepción de una instrucción para convertir un codificado en binario operando decimal a un operando binario resultante, produciendo señales de control a hacer que la unidad DN a buscar el binario dado codificado operando decimal de la unidad de caché y almacenar dichas operando dada en los medios de registro de conversión de DN, señales de control producidas por la unidad AX provocando que la unidad DN para aplicar los bits de dicha operando dado en el tasa de un bit por bit de reloj para las unidades DN decimal codificado en binario a la conversión binaria medios para convertir los bits del operando dado a los bits de control operando resultante señales intercambiadas entre las unidades DN y AX que causan los bits de dicho operando resultante ser almacenado en el registro de conversión de AX a una velocidad de un bit por pulso de reloj dicha unidad de AX producir señales de control que hacen que la unidad de AX para transmitir el operando resultante del registro de conversión AX significa a la unidad de memoria caché para el almacenamiento en la unidad de memoria caché. 2. Una unidad central de proceso como se expone en la reivindicación 1 en el que la unidad DN incluye medios de circuito para convertir un decimal codificado en binario dado operando negativo dado a un operando resultante en notación de complemento de dos en dos antes de transmitir los bits del operando resultante para el AX unidad. 3. Una unidad de procesamiento central (CP) que comprende: un (DN) unidad decimal numérico para ejecutar instrucciones numéricas decimales un punto (FP) unidad flotante para la ejecución de punto de instrucciones numéricas decimal flotante una unidad de memoria caché para almacenar instrucciones y operandos que consisten en una pluralidad de bits en ubicaciones direccionables una unidad de reloj para la aplicación de pulsos de reloj para las unidades de la CPU y una dirección y la unidad de ejecución (AX) que incluye medios para la producción de direcciones y señales de control requeridas por las unidades de CPU para ejecutar una instrucción de cada uno de dichos DN, unidades de PF, y AX están aplicando en una sola escala muy grande integrado (VLSI) bus de chip significa la interconexión de las unidades de la CPU para la transmisión de señales que representan instrucciones, operandos, los pulsos de reloj, y señales de control entre dichas unidades de dicha unidad de AX que incluye medios para ir a buscar una instrucción de la unidad de memoria caché, medios para decodificar dichos de instrucciones, en adelante una instrucción en ejecución, para producir señales de control para controlar el funcionamiento de las unidades de la CPU en la ejecución de la instrucción en ejecución, dicha unidad de AX que incluye además medios para transmitir a través del bus significa señales de control requeridas por las unidades de la CPU para ejecutar la instrucción en ejecución, y un medio de registro de conversión de AX para almacenar temporalmente los bits de un operando dicha unidad DN que incluye medios para almacenar señales de control recibidas desde la unidad de AX sobre los medios de bus, DN significa registro de conversión para almacenar temporalmente los bits de un operando, y binario a binario medios de conversión decimal codificado para la conversión de un operando binario dado almacenado en el registro de conversión AX significa un operando decimal binario resultante codificada a una velocidad de un bit por pulso de reloj, tanto el dado y los operandos resultante que tiene el mismo valor numérico que los medios para la decodificación de una instrucción de la unidad de AX en respuesta a la recepción de una instrucción para convertir un operando binario dado a un binario resultante codificada producir operandos señales de control decimales para hacer que el AX unidad para recuperar los bits del operando binario dado de la unidad de memoria caché y para almacenar los bits de dicho operando dado en el registro de conversión AX significa, y señales de control para hacer que la unidad de AX para aplicar los bits de dicha operando dado almacena en el AX la conversión decimal registro de conversión de unidades significa DN unidades binario a binario codificado significa que la unidad DN en respuesta a señales de control recibidas desde la unidad AX para transmitir a los bits de la unidad DN del operando dado almacenado en el registro de conversión de unidades AX significa comenzando por el más medios de conversión decimal poco significativa y a una velocidad de un bit por período de reloj, los bits del operando dada recibida por la unidad DN de la unidad de AX se aplica a la unidades binaria SN a binario codificado para convertir el operando binario dado a una resultante código binario decimal operando a razón de un bit por cada período de reloj y almacenar los bits del operando resultante en DN registro de conversión de los medios, y transmitir el operando resultante de la conversión de registro DN significa que la unidad de memoria caché para el almacenamiento en caché de la unidad. 4. Una unidad de procesamiento central tal como se expone en la reivindicación 3 en el que la unidad DN incluye medios de circuito para la conversión de un operando binario negativo dado a un operando resultante de dos en dos notación de complemento antes de los bits del operando resultante que se almacena en los medios de registro de conversión de la unidad DN. Esta es una continuación de tramitación junto Ser aplicación. No. 07 / 541.229 presentada el 20 de junio de 1990. Campo de la invención Esta invención se refiere a sistemas de procesamiento de información y, más particularmente, a BCD-a-binario y binario a BCD procesos de conversión llevados a cabo en una escala muy grande Integrated (VLSI) unidad central de procesamiento. Antecedentes de la invención La información se almacena y manipula en los sistemas de procesamiento de datos en varias formas binarias. Entre los más comunes son rectas binario (una serie de unos y ceros que representan, en cada dígito, sean o no de la potencia de dos en esa posición es un constituyente del número representado) y codificado en binario-decimal BCD (uno o más grupos de cuatro dígitos binarios, cada grupo representa un dígito decimal, los grupos legales extendiendo así desde 0000 representando 0 10 a la 1001 que representa 9 10). A menudo es necesario para convertir entre binario y BCD en preparación para la realización de diversas operaciones o en la conclusión de una operación, y numerosos algoritmos y procedimientos para efectuar la conversión de por sí son bien conocidos en la técnica. Como unidades centrales de procesamiento de los sistemas de procesamiento de información han aumentado en potencia y velocidad, ha sido necesario y útil para aumentar correspondientemente su nivel de integración (y por lo tanto reducir drásticamente su tamaño), y prácticamente la totalidad de las unidades centrales de proceso se han implementado en una sola VLSI chip. Sin embargo, las unidades centrales de procesamiento de mainframe más potente, debido a su complejidad, suelen emplear varios chips VLSI que pueden estar situados en una única placa de circuito impreso. Como se señaló anteriormente, las instrucciones para efectuar la conversión entre números binarios y BCD ha sido una característica de los ordenadores centrales para muchos años, y se podría pensar que una ejecución efectiva de tales características de conversión en una unidad central de proceso anterior empleando la integración, menos densa podría simplemente copiarse a una unidad central de procesamiento VLSI. Se ha encontrado, sin embargo, que este no es necesariamente el caso, ya que, en una sola unidad de procesamiento central placa de circuito impreso, la división de la carga de computación entre los varios chips VLSI a menudo no corresponden con la distribución de la carga informática entre la varios bloques lógicos de una unidad anterior, con menor densidad integrada de procesamiento central. Por lo tanto, puede ser necesario volver a desarrollar y transmutar incluso este tipo de operaciones de computación aparentemente sencillo como la conversión de datos con el fin de poner en práctica estas operaciones en unidades centrales de procesamiento de placas de circuitos impresos individuales, y es a la realización de estas operaciones de conversión en el entorno VLSI que la presente invención se dirige. Objetos de la invención Es por tanto un objeto general de esta invención es proporcionar procedimientos mejorados para la realización de la conversión de datos entre los formatos de datos BCD y binarios. Es un objeto más específico de esta invención proporciona tales procesos de conversión de datos mejoradas que son particularmente bien adaptadas para la aplicación dentro de una unidad de procesamiento central VLSI. Es aún un objeto más específico para proporciona tales procesos de mejora de la conversión de datos en una unidad central de proceso que emplea una pluralidad de chips VLSI en el que la carga de computación se distribuye de una manera innovadora. Resumen de la invención Brevemente, estos y otros objetos de la invención se consiguen mediante la interacción entre una dirección y ejecución (AX) de chip VLSI, un chip decimal numérico (DN) VLSI y una memoria (típicamente una memoria caché) en la realización de Binary-Coded - Decimal a binario (DTB) y binario a binario-decimal codificado (BTD) conjunto de instrucciones extendido (EIS) escriba instrucciones. Para la instrucción DTB, en respuesta a señales de control proporcionadas por el chip AX, el chip DN recibirá el número BCD-operando (BCD) para ser convertido de la unidad de memoria caché. El chip se despoja de DN y guarda el signo y carga el operando en un registro de conversión de DN, justificado a la derecha. Cuando se genera un poco convertido, un comando Listo para Enviar se envía en un autobús COMFROM que acopla el AX y patatas fritas DN. Solapa con un comando Listos para Recibir colocado en un autobús COMTO (que también las parejas del AX y patatas fritas DN), hace que el chip de AX para aceptar el bit DN y el chip para generar el siguiente bit. Por lo tanto, una tasa de conversión de un bit por ciclo de reloj puede ser mantenido. Si el operando es negativo, el chip DN invertirán cada bit que queda después de la primera 1 ha sido enviado para obtener un resultado de complemento a dos, o un resultado en notación de complemento a dos. Los bits se envían al chip AX de menos significativo al más significativo, y el último bit enviado se marca como tal que permite que el chip de DN para terminar y el chip de AX para completar la instrucción. El resultado convertido se envía a la unidad de memoria caché del chip AX través de un bus resultado. Para la instrucción BTD, el chip AX recibe el operando para ser convertido de la unidad de caché y envía un bit a la vez en el chip DN (comenzando con el bit más significativo que es el signo) en el bus COMTO junto con el Ready Enviar a-comando. Cuando las señales de chips DN listo para recibir en el bus COMFROM, el bit se envía al chip DN y entró en el proceso de conversión, y el siguiente bit se coloca en el bus COMTO por el chip AX. Si el signo del operando de ser convertido es negativo, todos los bits entrantes serán invertidas por el chip DN. A Complemento resultado numérico se generan así, y este número serán pasados ​​a través de las fichas DN decimal sumador donde uno se añadirá a producir un cierto número de complemento a dos. El último bit enviado por el chip AX también será marcado como tal manera que el chip DN puede terminar la conversión. El resultado convertido se envía a la unidad de memoria caché del chip DN a través del bus resultado. Descripción de los dibujos La materia objeto de la invención se indica particularmente y se reivindica claramente en la parte final de la memoria. La invención, sin embargo, tanto en cuanto a organización y método de funcionamiento, se puede entender mejor por referencia a la siguiente descripción tomada en conjunto con las reivindicaciones adjuntas y los dibujos adjuntos de los cuales: la fig. 1 es un diagrama de bloque de muy alto nivel de la estructura del sistema central de un sistema de procesamiento de información en la que la presente invención encuentra aplicación la figura. 2 es un diagrama de bloques general de la unidad de procesamiento central de la estructura del sistema central de la Figura. 1, en la que unidad de procesamiento central la presente invención se emplea la figura. 3 ilustra el formato de la clase de instrucciones Extended Set (EIS) de instrucciones que incluye las instrucciones de conversión de la presente invención la fig. 4 es un diagrama de flujo de proceso de los pasos realizados en la realización de los procesos de conversión de datos de la presente invención la fig. 5 es una representación en diagrama de lógica de ejemplo de aparato para llevar a cabo una conversión de datos de BCD a binario de acuerdo con la presente invención y la fig. 6 es una representación en diagrama de lógica de ejemplo de aparato para llevar a cabo una conversión de datos de binario a BCD de acuerdo con la presente invención. Descripción detallada de la invención La atención se dirige primero a la Fig. 1 que ilustra una estructura central Subsistema ejemplar (CSS) dentro de la cual la presente invención se puede incorporar. La Unidad de Control del Sistema (SCU) 1 centraliza y controla el bus de sistema 2 y la programación de bus de memoria 3. Más particularmente, la SCU 1: A) realiza el control de la memoria, de corrección de errores de un solo bit y de error de doble bit de detección B) controla la configuración de memoria de los que hay una por cada unidad de memoria (MU) 4 C) gestiona las transferencias de bloque de 64 bytes entre el unidades centrales de procesamiento (CPU) 5 y la UM en conjunción con la función de almacenamiento en caché de la CPU D) corrige los errores de un solo bit que se encuentran en los bloques modificados de una memoria caché de CPU o en una transferencia de datos desde una CPU, MU o de entrada / Unidad de salida (IOU) 6 y e) contiene el reloj calendario del sistema. El sistema de autobuses 2 interconexiones de 1 a 4 CPUs y de 1 a 4 pagarés entre sí y con la SCU. El bus de sistema incluye una interfaz bidireccional de datos de 16 bytes, una dirección y mando interfaz bidireccional, una interfaz de estado SCU supervisión de todas las CPUs y pagarés, y un pequeño número de líneas de control entre la SCU y cada CPU individual y pagaré. El intercambio de datos en el bus del sistema en 16, 32 o 64 bytes grupos, y los intercambios de datos puede estar entre una CPU y un MU, un pagaré y un MU, dos CPU y una CPU y un pagaré. Las operaciones a través del bus del sistema 2 son: Leer 16, 32 o 64 bytes leídos con exclusividad: 64 bytes escribir desde IOU: 16, 32 o 64 bytes de escritura desde la CPU (del intercambio): 64 bytes de alarma y de Connects - de lectura / escritura de registros. Cada operación del bus del sistema se compone de una fase de dirección y una fase de datos, y una fase de direcciones puede empezar cada dos ciclos de máquina. Consecutivos transferencias de datos de 16 bytes dentro de un grupo se pueden producir en ciclos de máquina consecutivos. Un pagaré o CPU pueden esperar a que la fase de datos de hasta dos solicitudes al mismo tiempo. Los bloques de datos se transfieren en el mismo orden en que se reciben las solicitudes. El bus de memoria 3 interconexiones de 1 a 8 Mus con la SCU. El bus de memoria incluye una interfaz de datos bidireccional de 16 bytes, una dirección y la interfaz de comando desde el SCU a todos los UM y un pequeño número de líneas de control entre la SCU y cada MU individual. El intercambio de datos en el bus de memoria de 16, 32 o 64 bytes grupos. Las operaciones a través del bus de memoria 3 son: Lectura: 16, 32 o 64 bytes de escritura: 16, 32 o 64 bytes. La memoria principal se compone de hasta ocho UM. (A novena ranura, MU 4A, se puede proporcionar para facilitar la reconfiguración y la reparación en caso de fallo.) Una corrección de un solo bit, el código de detección de doble bit se almacena con cada palabra doble es decir, 8 bits de código para cada 72 bits de datos. El código está dispuesto de manera que un error de 4 bits dentro de un solo chip se corrige como cuatro errores en los bits individuales en cuatro palabras diferentes. Los datos en una UM se aborda desde la SCU de 16 bytes (cuatro palabras) incrementos. Todos los bytes dentro de cualquier MU se abordan de forma consecutiva, es decir no hay entrelazado entre las UM que operan en paralelo. Un ciclo de memoria puede iniciar cada ciclo de la máquina, y un ciclo de memoria, como se ve desde una CPU, es de diez ciclos de máquina, suponiendo que no entra en conflicto con otras unidades. Un MU 4 contiene 160 de memoria de acceso aleatorio dinámico (DRAM) circuitos, cada uno de los cuales tiene n elementos de almacenamiento de 4 bits, donde N256, 1024 o 4096. El pagarés 6 cada uno proporcionan una conexión entre el bus del sistema 2 y dos buses de entrada / salida ( IOBs) 7 de manera que cada interfaces de IOB con un solo pagaré. Por lo tanto, un pagaré gestiona las transferencias de datos entre el CSS y los subsistemas de E / S, que no se muestra en la figura. 1. Un reloj y la Unidad de Mantenimiento (CMU) 8 genera, distribuye y sintoniza las señales de reloj para todas las unidades de la CSS, proporciona la interfaz entre el procesador de servicio (s) (SP) 9 y el procesamiento, entrada / salida central y subsistemas de energía, inicializa las unidades de la CSS y procesa los errores detectados en las unidades de CSS. El CSS emplea un sistema de reloj de dos fases y elementos de registro enclavadas en la que el borde de salida de reloj de 1 define el final de la fase 1, y el borde de salida de reloj de 2 define el final de la segunda fase, cada fase siendo así un medio de un ciclo de la máquina. El SP (s) 9 puede ser un ordenador personal mercancía con un módem integrado para facilitar el mantenimiento y las operaciones a distancia, y los grandes sistemas puede incluir dos SP a través del cual el sistema puede reconfigurarse dinámicamente para alta disponibilidad. El SP realiza cuatro funciones principales: Monitor y control de la CSS durante la inicialización, el registro de errores o de las operaciones de diagnóstico sirve como consola del sistema operativo principal durante el arranque del sistema o en el orden del operador sirve como consola y servidor de datos para la entrada / subsistemas de salida de mantenimiento del canal adaptador (MCA) proporciona una interfaz de mantenimiento remoto. La atención se dirige ahora a la fig. 2 que es un diagrama de bloques general de una de las CPU de la figura 5. 1. La unidad de ejecución (unidad AX) Dirección y es un motor de microprocesador que realiza toda la preparación de la dirección y ejecuta todas las instrucciones, excepto la aritmética decimal, punto flotante binario y multiplicar / dividir las instrucciones. Dos chips de AX idénticos 10, 10A realizan acciones duplicados en paralelo, y las salidas de chips AX resultantes se comparan constantemente para detectar errores. La estructura del chip AX se describirá en más detalle a continuación. Las principales funciones realizadas por la unidad AX incluyen: la ejecución efectiva y virtual de control de acceso a la memoria la formación de dirección de control de cambio de registro / uso o instrucciones básicas, instrucciones de desplazamiento, de seguridad, la manipulación de caracteres e instrucciones diversos. La unidad de memoria caché incluye una parte de datos de 64K bytes (16K palabras) y un conjunto asociativo parte del directorio que define la posición de la memoria principal de cada bloque de 64 bytes (16 palabras) almacenado en la parte de datos de caché. Físicamente, la unidad de memoria caché se implementa en una matriz de diez fichas DT de datos 11, un directorio de caché (CD) de chip 12 y un directorio duplicado (DD) de chip 13. Cada uno de los DT, CD y patatas fritas DD se describirán con más detalle abajo. Las funciones específicas realizadas por el conjunto de chips DT 11 incluyen: la enseñanza y la instrucción combinada de almacenamiento de datos del operando y el almacenamiento en búfer de datos del operando y la interfaz de alineación con el bus del sistema 2 (Fig. 1) Archivo safestore subida. La estrategia de caché de escritura es almacenar. Si se detecta un error de paridad longitudinal cuando se lee una porción de un bloque modificado de la memoria caché, el bloque se intercambiará de la memoria caché, corregida por la SCU y escrito en la memoria principal. El bloque corregido a continuación, se re-cargada desde la memoria principal. Dos copias de la información de directorio de caché se mantienen, respectivamente, en los chips de CD y DD que realizan diferentes funciones lógicas. Las dos copias del directorio permiten que el interrogatorio de los contenidos de caché del bus del sistema en paralelo y sin interferencias con acceso a la instrucción / operando desde la CPU y también prevén la recuperación de errores. Las funciones realizadas por el chip de CD 12 incluyen: directorio de caché de CPU accede a la instrucción, operando y almacén de gestión de memoria intermedia buffer de traducción paginación-virtual al real de direcciones. Las funciones realizadas por el chip DD 13 incluyen: directorio de caché para el sistema accede a la recuperación de control de bus de sistema distribuido de conexión / interrupción caché de gestión de errores directorio. capacidad de cálculo científico eficiente se implementa en los chips de punto flotante (FP) 15, 15A. Las fichas idénticas FP ejecuta todo de la aritmética binaria de punto flotante por duplicado. Estos chips, que funciona en concierto con los chips AX duplicados 10, 10A, realizan escalar o vectorial tratamiento científico. El chip FP 15 (duplicado por el 15A chip de FP): ejecuta todas las operaciones de punto de multiplicación y división binaria y fijos y flotantes calcula 12 por los productos parciales de 72 bits en una máquina de ciclo computa ocho bits del cociente por cada ciclo de división realiza modulo 15 residuos comprobaciones de integridad . Las funciones realizadas por los chips de PF 15, 15A incluyen: ejecuta todas aritmética de punto flotante, excepto mantisa multiplicar y dividir ejecuta todas las operaciones de exponente, ya sea en formato binario o hexadecimal Preprocesa operandos y resultados posprocesa para multiplicar y dividir las instrucciones que proporciona un control indicador y el estado. Dos memorias de acceso aleatorio (FRAM fines especiales 17 y XRAM 18) se incorporan en la CPU. El chip FRAM 17 es un complemento de los chips de PF 15, 15A y funciona como un almacén de control FP y decimal búsqueda en la tabla de enteros. El chip XRAM 18 es un complemento de los chips de AX 10, 10A y sirve como un bloc de notas, así como proporcionar funciones Safestore y parches. La CPU también emplea un chip de distribución de reloj (CK) 16 cuyas funciones incluyen: distribución de reloj para los varios chips que constituyen la interfaz de control de la trayectoria de desplazamiento de la CPU entre CMU y la provisión de CPU reloj lógica de parada para la detección de errores y recuperación. El chip DN 14 (en paralelo con el chip de 14A DN) lleva a cabo la ejecución del punto decimal numérico conjunto de instrucciones extendido (EIS) instrucciones. También lleva a cabo la conversión de las instrucciones de EIS y mover-numérico-Edit instrucciones (MVNE) EIS en conjunción con el chip AX 10. El chip DN-decimal a binario (DTB), binario a decimal (BTD) recibe tanto de operandos la memoria y envía los resultados a la memoria a través de la unidad de memoria caché 11. se observó previamente que el AX, DN y FP virutas se duplica con las unidades duplicadas que operan en paralelo para obtener resultados duplicados que están disponibles para el control de la integridad. (Los pares de unidades se denominan, respectivamente, la unidad de AX, la unidad DN y la unidad de FP por conveniencia.) Por lo tanto, maestro y esclavo resultados se obtienen en la operación normal de estos chips. Los resultados principales se colocan en un Maestro Resultado autobús (MRB) 20, mientras que los resultados de esclavos se colocan en un esclavo Resultado autobús (SRB) 21. Tanto los maestros y esclavos resultados se transmiten, en el MRB y SRB, respectivamente, a los datos de la memoria caché 11 matriz de chips de DT. Los efectos de la presente disposición se describirán más completamente a continuación. Además, un bus COMTO 22 y un par bus COMFROM 23 juntos la unidad de AX, la unidad DN y la unidad de FP para ciertas operaciones relacionadas entre sí como también se describirá más completamente a continuación. Con respecto a la cooperación del chip AX 11 y el chip de DN 14 en la realización de ciertas operaciones, es útil tener una comprensión del formato de las instrucciones de EIS, y este formato se ilustra en la figura. 3. Hay veinticuatro instrucciones de esta clase, y cada uno consta de una palabra de instrucción y una o dos palabras descriptoras. Las instrucciones de EIS son: P - T alternativo Señal de salida - El truncamiento Falla Habilitar RD - Ronda Resultados CN - Personajes Inicio o número de dígitos TN - Tipo de datos (es decir, 4 ó (9bit) SF - El Factor de Escala especial características de las instrucciones de EIS son las siguientes: 1. El operando numérico puede ser de 1 a 63 dígitos de longitud incluyendo el signo y el exponente (si está presente) 2. los datos se pueden empaquetar decimal o ASCII sin envasar y se pueden mezclar entre operandos 3. los datos binarios para la conversión de las instrucciones pueden ser de 1 t de 8 bytes de longitud 4. los tipos de signos normales están llevando muestra, señal de salida, sin signo y punto flotante (que lleva la muestra con exponente final) 5. signos Overpunched puede ocurrir por operandos sin envasar para la señal extendida . instrucciones de tipo 6, los datos en paquete (4 bits) puede comenzar en cualquiera de las ocho posiciones de dígito dentro de una palabra sin envasar los datos pueden comenzar en una de las cuatro posiciones de caracteres 7. Cada operando numérico puede ser ya sea escalar o resultados de punto de coma flotante flotantes preservará los dígitos más significativos para evitar desbordamiento. Por lo tanto, las señales de control de chips AX, envía al chip DN un código de ejecución y hasta tres palabras de parámetros correspondientes a los descriptores de una instrucción EIS para ser ejecutados. Punteros, recuentos de cambio y máscaras se generan para controlar el procesamiento de operandos recibidos por el chip DN de la unidad de memoria caché y para la ejecución de la instrucción. Los resultados se envían de nuevo a la unidad de memoria caché en el MRB (y SRB), y los indicadores y las fallas se envían al chip AX en el autobús COMFROM. Cuatro instrucciones EIS (DTB, BTD, MVNE y MVNEX) son especiales porque tienen un solo operando numérico y se ejecutan en conjunto con el chip AX. Debido a esto, tienen una diferente transferencia descriptor, secuencia operando y transmisión de control / datos entre los chips. La presente invención se refiere a las instrucciones DTB y BTD. Para la instrucción DTB, el chip DN recibirá solamente un operando que contiene el número codificado en binario-decimal (BCD) para ser convertido de la unidad de memoria caché. El chip se despoja de DN y guarda el signo y carga el operando en sus registros en la conversión, justificado a la derecha. Cuando se genera un poco convertida, el comando Listo para Enviar se envía al bus COMFROM. Solapa con el comando COMTO, Ready-to-Recibir, hace que el chip de AX para aceptar el bit DN y el chip para generar el siguiente bit. Por lo tanto, una tasa de conversión de un bit por ciclo de reloj puede ser mantenido. Si el operando es negativo, el chip DN invertirán cada bit que queda después de la primera 1 ha sido enviado para obtener un resultado de complemento a dos, o un resultado en notación de complemento a dos. Los bits se envían al chip AX de menos significativo al más significativo, y el último bit enviado se marca como tal que permite que el chip de DN para terminar y el chip de AX para completar la instrucción. El resultado convertido se envía a la unidad de memoria caché del chip AX a través del bus resultado. Para la instrucción BTD, el chip AX recibe operando en ser convertidas desde la unidad de memoria caché y envía un bit a la vez en el chip DN (comenzando por el más significativo (bit que es el signo) en el bus COMTO junto con el Ready - to-comando Enviar. para cada bit siguiente, cuando las señales de chips DN listo para recibir en el bus COMFROM, se introducirán la broca en el proceso de conversión, y el siguiente bit serán colocados en el bus COMTO por el AX chip. la salida de bit por bit del proceso de conversión se coloca en el registro de conversión DN. Si el signo del operando siendo convertido es negativo, todos los bits entrantes serán invertidas por el chip DN porque, en esta realización, la conversión algoritmo funciona sólo en números positivos. un resultado numérico los de complemento se genera así, y este número se pasa a través de las fichas DN decimal sumador donde uno se añadirá a producir un cierto número de complemento a dos. el último bit enviado por el AX viruta también será marcado como tal modo que el chip DN puede terminar la conversión. El resultado convertido se envía a la unidad de memoria caché del chip DN a través del bus resultado. HIGO. 4 es un diagrama de flujo de los procesos de conversión sujeto tal como se aplican en el entorno ejemplar mientras que la Fig. 5 es una representación lógica simplificada de la tecnología sujeta conversión DTB que se presenta para aclarar los conceptos fundamentales de la misma. Mientras que la representación de la estructura que se muestra en la figura. 5 (y la estructura similar se muestra en la Fig. 6 para la instrucción BTD) puede ser utilizado para construir circuitos actual, se entenderá que tanto el chip de AX 10 y el chip de DN 14 son, en el ejemplo de realización, llevan a la práctica microprogrammed y / o la tecnología VLSI cableado. Los expertos en la técnica apreciarán que las representaciones pictóricas y lógicos de VLSI circuitos son muy difíciles de comprender a menos que el peruser está íntimamente familiarizado con los circuitos VLSI real en estudio y, si se usa, su mioroprogramming de ahí la necesidad de que el uso de conceptual, funcionalmente diagramas lógicos, equivalentes a exponer la invención. Con referencia en particular a la figura. 5 mientras que también el seguimiento de la ruta adecuada a través del diagrama de flujo de la figura. 4, se comprenderá inicialmente que una conversión AX registro 101 en el chip AX 10 es preparado para recibir una palabra binaria que ser convertidos por el chip DN 14 que ya ha recibido el operando BCD desde la unidad de memoria caché y la información de control necesaria de el chip de AX. Es decir, los componentes apropiados de la instrucción BTD EIS se han recibido desde la unidad de memoria caché 11 por la decodificación y el bloque de control 117 del chip AX, y el bloque 117 ha emitido señales de control al bloque de control 118 del chip DN que, a su vez, ha pedido el operando para ser convertido de la unidad de memoria caché. ¿Cuál es mejor Esta pregunta completamente banal se le pide demasiado a menudo. Una banal es una clase de activos, el otro un instrumento financiero de la divisa frente a las opciones binarias Sería bueno saber la respuesta a la pregunta de si el comercio de divisas es mejor que el comercio de opciones binarias, y viceversa. Esto puede ayudar a algunos comerciantes que se han encontrado en el mercado incorrecto para hacer el reajuste, sobre todo porque hay muchos comerciantes que han perdido mucho dinero parranda de un mercado financiero a la otra. Vamos a tratar de revisar los pros y los contras de divisas y el comercio de opciones binarias en los siguientes apartados: b) Facilidad de Comercio c) Factor de Rentabilidad d) la facilidad de entrada en el mercado de elementos de riesgo Un elemento clave de la diferencia entre la divisa y el mercado de opciones binarias es la de riesgo. Operando con el mercado de divisas es más arriesgado que el comercio el mercado de opciones binarias en un número de maneras. a) El mercado de divisas es un mercado altamente apalancada, donde se magnifican los riesgos y rendimientos. Cuando usted tiene los principiantes en ambos lados de la división, el elemento de riesgo sin duda tendrá más efecto que el elemento de devoluciones. En el mercado de opciones binarias, los comerciantes tienen la opción de obtener un reembolso de una parte de su capital invertido. Algunos corredores regresarán hasta el 15 la cantidad invertida. En divisas, no hay tal cosa. Se pierde y se pierde todo. b) Hay características en el mercado de opciones binarias que ayudan en el control de riesgos. Algunos de estos son la función de vuelco (posibilidad de ampliar el comercio para darle tiempo para recuperarse) y la instalación de cierre temprano (que permite a los operadores para cerrar operaciones rentables antes del vencimiento). Facilidad de Operaciones Comerciales son más fáciles de colocar en el mercado de opciones binarias. La mayoría de las veces, las operaciones se pueden colocar en un simple proceso de cuatro pasos que sólo implica que hacen aportaciones a los cuadros de diálogo: a) la elección del activo b) Introducción de la cantidad de inversión c) Selección de caducidad d) Ejecución de órdenes El proceso de entrada de pedidos no es siempre que simple en divisas. Hay parada y de límite de puntos para calcular los tamaños de lote, para seleccionar, etc. Si el comerciante está utilizando las plataformas ECN o algunas de las plataformas más complejas que no sean el MT4, este proceso es mucho más complicado. Un comerciante de la divisa tiene que tener mucho cuidado de no usar el tipo equivocado de orden. Un operador de opciones binarias es, básicamente, la elección entre dos órdenes, pero un comerciante de divisas va a tener que decidir cuál de unos 6 a 8 posibles tipos de órdenes se adapte a su oficio. Factor de rentabilidad debido a la naturaleza de la estructura de opciones de pago binario, es más fácil conseguir una relación riesgo-recompensa que es más favorable para el comerciante de la negociación de divisas. Y pasando de allí, hay que señalar que los comerciantes que invierten en el mercado de opciones binarias se muestran hasta qué punto el comercio va a costar y lo que puede esperar como ganancias si las operaciones son exitosas. En el mercado de divisas, se deja enteramente al comerciante para hacer todos los cálculos en relación con el costo del comercio y los beneficios que se obtienen. Además, es más fácil para los comerciantes para abrir varias operaciones en un día con el fin de aumentar sus ingresos. Esto es porque a diferencia del mercado de divisas, donde el número de pips el comerciante realiza una gran determinante de beneficios, las opciones binarias comerciante no siempre necesitan tantas pepitas de sacar provecho. De hecho, los 60 segundo y llamar a oficios / venta sólo requieren un pip en la dirección correcta para beneficiarse del mercado. Facilidad de entrada en el mercado El mercado de opciones binarias se ha creado con los comerciantes al por menor en mente. Como tales opciones, casi todos los corredores binarios abrir el mercado a los que tienen tan poco como 100 y permiten a los operadores a crecer a partir de ahí con un contrato de tamaños tan sólo 5. corredores de divisas no ofrecen delicias tan jugoso. Los operadores necesitan más dinero para poder entrar en el mercado de divisas, y tamaños de contrato no son tan bajos como en los mercados de opciones binarias (excepto si está utilizando micro lotes). En base a estos puntos antes mencionados, podemos ver que hay un número de maneras en que el mercado de opciones binarias es mejor que el mercado de divisas en términos de lo que los operadores pueden beneficiarse de la participación. Si usted ha sido el comercio de divisas y la pérdida de dinero, tal vez es hora de hacer un cambio en el mercado de opciones binarias. Es más adecuado para los principiantes y los que no son profesionales en el comercio.